VLSI Logic Design Intern

담당업무

• SystemVerilog를 활용한 VLSI / RTL 설계 지원

• SystemVerilog Assertions(SVAs) 작성 및 Formal Verification을 통한 설계 정확성 검증 지원

• 자극 품질 측정을 위한 커버리지 작성 및 검증 공백 분석

• 설계 프로세스와 효율 개선을 위한 Python, TCL, Perl 스크립트 작성

필요 역량

• SystemVerilog 합성 경험(ASIC 또는 FPGA)

• 전기공학 기초, VLSI 원리, 디지털 로직 및 컴퓨터 아키텍처 이해

• 세부 사항에 주의를 기울이고 주도적으로 업무를 수행하는 태도

• 영어 구두 및 서면 의사소통 능력

• DV, 아키텍처, 설계, 펌웨어 등 여러 기능 조직과의 협업 능력

우대사항

• OSI 모델 및 계층형 네트워킹 스택 이해

• Ethernet 프로토콜, CPU 또는 GPU 시스템, 고속 주변장치 경험

• Formal Verification 및 UVM 기반 설계 검증 개념 이해

• C/C++ 또는 Python 스크립팅 지식

보상 및 개발 지원

• 시간당 USD 35.00~41.00 기본급

• 변동 인센티브 제공 가능

• 전문성 및 경력 목표 달성을 위한 개발 프로그램

근무환경

• 주 평균 2일 사무실 근무의 하이브리드 방식

• 장애 관련 편의가 필요한 지원자를 위한 지원 요청 절차 제공

• 다양성과 포용을 중시하는 근무 환경

마감기한

상시채용