ASIC Design Engineer

담당업무

• XCENA SoC의 ASIC Top을 integration하고, 검증합니다.

• XCENA의 주요 IP는 주로 AXI Bus 상에서 동작하도록 구현되어 있으며, 이러한 AXI Bus 상의 IP 들을 통합하여 ASIC Top 설계를 수행합니다.

• ASIC Top integration 후, physical implementation을 위해 FPGA 합성(Xilinx Vivado 활용)이나 DC를 통한 ASIC 합성을 진행합니다.

• 그리고, 주요 Design House와 협업하여 ASIC Process를 진행하는 업무를 수행합니다.

자격요건

• 전기전자공학 혹은 관련 전공 BS/MS/Ph.D

• Verilog and System Verilog RTL design skill

• ASIC Process를 위한 각종 EDA tool 사용 경험(Synthesis, CDC, Power Analysis 등)

우대사항

• 5년 이상의 ASIC 설계 경험

• RTL synthesis, STA, CDC check, Lint, formal verification 등의 ASIC Process에 대한 상세한 이해

• ASIC, SoC or AP 양산 및 Chip Bring-Up 경험

• 다양한 ECO 경험

혜택 및 복지

• 한 달에 하루 구성원들이 스스로 정하는 유급 휴가(MX Day) 지원. 연휴를 더 길게, 휴일이 없는 달도 충분한 휴식 보장

• 출퇴근 시간에 제약이 없는 유연 근무제

• 점심 및 저녁 식대(야근 시) 제공

• 다양한 간식 무한 제공(네스프레소 커피, 음료, 스낵 등)

• 연 1회 배우자를 포함하여 건강 검진 지원

전형절차

1. 서류 전형

2. 면접

3. 처우 협의

4. 채용 건강 검진

5. 입사 확정 및 입사 일정 논의

6. 입사

지원방법

지원방법은 contact@xcena.com으로 이력서를 제출