VLSI Logic Design Intern

담당업무

• System Verilog를 활용한 VLSI/RTL 설계 지원

• System Verilog Assertions 작성 및 Formal Verification을 통한 설계 정확성 검증 지원

• Coverage 작성 및 분석을 통한 검증 누락 항목 파악

• Python, TCL, Perl 스크립트를 활용한 설계 프로세스 효율화

지원 역량

• ASIC 또는 FPGA 합성을 위한 System Verilog 경험

• 전기공학 기초, VLSI 원리, 디지털 로직 및 컴퓨터 아키텍처에 대한 이해

• 자기주도성, 긍정적인 태도 및 꼼꼼함

• 영어 의사소통 및 문서 작성 역량

• DV, Arch, Design, FW 등 여러 기능 조직과의 협업 역량

우대사항

• OSI 모델 및 계층형 네트워킹 스택 이해

• Ethernet 프로토콜, CPU 또는 GPU 시스템, 고속 주변장치 경험

• Formal Verification 및 UVM 기반 설계 검증 개념 이해

• C/C++ 또는 Python 스크립팅 경험

보상

• Colorado 기준 시급 USD 35.00~41.00, 기본급

• 변동 인센티브 제공 가능

근무환경

• 주 평균 2일 HPE 사무실 근무의 하이브리드 방식

• 건강·웰빙을 위한 지원 프로그램

• 개인 및 전문성 개발 프로그램

• 다양성을 존중하는 포용적 근무 환경

마감기한

2027년 5월 25일 23:59까지