[딥엑스] [HW] RTL Design Engineer (HW IP)

담당업무

• Linux 환경에서 Verilog RTL 설계

• 시뮬레이션 모델 및 테스트벤치 개발

• RTL 시뮬레이션 및 검증

• C 모델 기반 RTL IP 설계 및 IP 검증

• Python, Perl, C/C++ 활용

자격요건

• ARM 기반 SoC 설계 경험

• ARM AHB·AXI 기반 SoC 플랫폼 및 주변 IP 설계 경험

• PCIe, USB, SATA, DDR·LPDDR 등 고속 인터페이스 IP를 활용한 FPGA·ASIC 설계 경험

• VCS·NC Sim, Verdi, Design Compiler, PrimeTime, Formality, SpyGlass 등 EDA 도구 활용 역량

• Design Constraint 설정 경험

• Clock Domain Crossing 관련 RTL 설계 경험

• ASIC 양산 경험

• FPGA 프로토타이핑 경험

• 인공신경망 및 딥러닝 지식

전형절차

1. 서류 검토

2. 전화 인터뷰

3. 기술 인터뷰

4. 조직문화 적합성 인터뷰

5. CEO 인터뷰

6. 레퍼런스 체크 및 보상 협의

기타 안내

• 포지션 및 지원서 내용에 따라 채용 절차 변동 가능

마감기한

2026년 9월 14일 23:59까지