Principal Engineer Design

담당업무

• 저전력 IoT·MCU용 복잡한 SoC의 physical design 및 timing closure 리드

• Floor planning부터 최종 signoff까지 end-to-end physical implementation 관리

• 계층형 블록 및 full-chip 설계의 die area, timing, power, performance 최적화

• Package co-design, floor planning, power planning, power grid design, P&R, CTS, timing closure, physical signoff 수행

• 다중 operating mode 및 PVT corner에서 timing convergence 확보

• Physical verification, signoff validation, design readiness review 수행

• Architecture, RTL Design, DFT, Verification, Packaging, Product Engineering, Foundry 등과 구현 이슈 해결

• EDA 도구, 설계 방법론, 자동화 및 implementation flow 개선을 통한 QoR·생산성·설계 효율 향상

• Physical implementation 전략, 리스크 완화 계획, signoff 방법론 수립

• 주니어 엔지니어 멘토링 및 기술 우수성·업계 모범 사례 확산

자격요건

• 복잡한 SoC 제품의 Physical Design 및 Timing Closure 실무 경험

• Physical Design, Signoff 및 EDA 자동화 도구 활용 역량

• Hierarchical SoC physical design, implementation 및 timing convergence 전문성

• Floor planning 및 physical partitioning 경험

• Power planning 및 power grid design 경험

• Place and Route, Clock Tree Synthesis, Static Timing Analysis 경험

• Multi-mode, multi-corner timing closure 경험

• Physical verification 및 signoff 경험

• EM/IR 및 power integrity analysis 경험

• 저전력 설계 방법론 및 구현 기법 이해

• 반도체 공정 기술과 PPA 관련 trade-off 이해

• 데이터 기반 문제 해결, 기술적 협업 및 이해관계자 관리 역량

우대사항

• IoT, MCU, consumer, mobile, automotive 등 저전력 SoC 납품 경험

• Floor planning부터 tape out 및 silicon delivery까지 칩 구현을 주도한 경험

• 기술 의사결정, 구현 품질·일정·deliverable에 대한 ownership

• Architecture, RTL, Verification, DFT, Packaging, Foundry 조직과의 협업 역량

• 설계 리뷰 및 implementation strategy planning 리드 경험

• 주니어 엔지니어 육성 및 기술 지식 공유 경험

• 설계 방법론, design flow, automation 및 tool usage 혁신 역량

• 강한 커뮤니케이션 및 복잡한 구현 과제 해결 역량

마감기한

상시채용