Senior Principal ASIC Design Engineer

담당업무

• 고성능 네트워킹 ASIC 주요 서브시스템의 아키텍처 정의 및 제품·하드웨어·소프트웨어 요구사항을 실행 가능한 사양으로 변환

• 기능 및 마이크로아키텍처 사양 작성

• Verilog/SystemVerilog 기반 복잡한 RTL 모듈·서브시스템 구현

• 전력·면적·성능·타이밍·기능 목표를 고려한 제품 마케팅, 하드웨어, 소프트웨어, 검증, 물리 설계 조직과의 협업

• 기능 커버리지와 SystemVerilog Assertions 개발, 코너 케이스 결함 식별 및 검증 품질 향상

• 저전력 설계 기법 적용 및 전력 목표 달성

• 물리 설계팀과 플로어플래닝, 타이밍 클로저, RTL 타이밍 수정 협업

• 기능·성능·통합 요구사항에 대한 블록 및 서브시스템 검증 지원

• ASIC 설계팀 기술 리더십, 엔지니어 지도 및 멘토링

• EDA 플로우, 자동화, 전력 최적화, 설계 리뷰 방법론의 지속 개선

• AI 에이전트, AI 기술, 스크립트와 워크플로 오케스트레이션을 활용한 사양 작성·RTL 품질 점검·디버그·문서화·설계 완료 자동화

• ASIC 서브시스템 간 아키텍처 트레이드오프를 주도하고 아키텍처부터 테이프아웃까지 기능·성능·전력·면적·타이밍·검증·소프트웨어·물리 설계 요소 조율

자격요건

• Electrical Engineering 또는 관련 분야 학사학위

• 고성능 ASIC 서브시스템의 사양부터 최종 넷리스트까지 아키텍처 및 구현 경험

• Verilog 및 SystemVerilog 코딩 역량

• ASIC 구현 및 고성능 네트워킹 실리콘 설계 경험

• ASIC 아키텍처, 프런트엔드 설계, 서브시스템 통합, 검증 인터페이스, 타이밍·전력·면적 트레이드오프, 생산 테이프아웃에 대한 이해

• 기술적 의사결정, 분석 및 문제 해결 역량

• 설계·검증·소프트웨어·물리 설계·제품 조직 간 협업 및 커뮤니케이션 역량

• 합성, 린트, CDC, 형식 검증 등 현대 ASIC EDA 도구 경험

• Perl 및 Python 실무 지식

• 10G~800G Ethernet, HBM2/HBM2E/DDR4 메모리, MACsec/IPsec, 네트워킹 프로토콜, 패킷 처리, 스케줄러, 큐잉·메모리 서브시스템 중 2개 이상 경험

우대사항

• 석사학위

• 네트워킹 또는 컴퓨터 아키텍처 분야 최초 발명자 특허

• 칩 리드 또는 서브시스템 리드 경험

• AI 에이전트, AI 기술 및 자동화 프레임워크 활용 경험

• 다수의 고성능 ASIC 테이프아웃 성공 이력

• 전체 ASIC 라이프사이클의 설계 리더십 경험

• 장애인 지원자 및 합리적 편의 제공이 필요한 지원자

보상과 복리후생

• 미국 캘리포니아 기준 연봉 USD 174,000~352,500

• 제시된 급여 범위는 기본급 기준이며 변동 인센티브 추가 가능

• 건강·웰빙을 지원하는 복리후생 프로그램

• 개인 및 전문성 개발 프로그램

• 커리어 목표와 분야 전문성 성장을 지원하는 프로그램

근무환경

• HPE 사무실 중심의 온사이트 근무

• 개방적 소통, 자율성, 혁신, 팀워크와 고객 성공을 중시하는 문화

• 글로벌 조직 간 협업

• 포용적이고 다양한 배경을 존중하는 근무환경

마감기한

상시채용