Staff Engineer, Digital Design Engineering

담당업무

• 고속 데이터 통신 제품 요구사항의 타당성 및 정의 지원

• SystemVerilog를 활용한 담당 블록 RTL 설계

• 탑레벨 설계 이해를 바탕으로 검증 계획 수립 및 관리

• SystemVerilog를 활용한 블록·탑레벨·게이트레벨 RTL 검증 및 회귀 테스트

• 합성, STA, DFT, Place and Route 감독 지원

• 담당 기능의 벤치 검증

• 테스트 엔지니어의 제품 출시용 테스트 프로그램 완성 지원

• 고객 및 애플리케이션 관련 문의 대응

자격요건 및 필요 역량

• IC Design(VLSI) 전문 MSEE

• 디지털 설계 분야 경험

• HDL, 특히 SystemVerilog를 활용한 고속·저전력 RTL 설계 및 검증 경험

• 디지털 설계 및 검증 도구와 방법론 실무 경험

• 합성, DFT, 타이밍 기반 Place and Route 및 UVM 검증 경험

• 비디오·오디오 통신 및 처리 경험 우대

• 영어 의사소통 및 프레젠테이션 역량

• 팀워크 역량

근무환경

• 1st Shift/Days 주간 근무

• 출장 약 10%

마감기한

상시채용