Principal Digital Design Engineer (f/m/div)

담당업무

• 디지털 설계팀 리드

• 사양 정의부터 실리콘 브링업까지 디지털 설계 주도

• 고속 SerDes, PHY, PLL 등 Analog/Mixed-Signal IP용 디지털 컴포넌트 설계

• RTL-to-GDS, LEC, linting, CDC/RDC, ATPG 전 과정의 디지털 사인오프

• 적응형 채널 등화와 같은 복합 디지털 기능 정의 및 구현

• 아날로그 설계팀과 아날로그 블록의 디지털 제어·통합 협업

• 디지털 물리 설계팀과 타이밍 클로저 및 사인오프 협업

• 내부 고객·검증팀과 IP 정의, 통합 및 설계 품질 개선

자격요건

• Analog/Mixed-Signal IP RTL 설계 경험

• Verilog/SystemVerilog 전문 역량

• RTL-to-GDS, LEC, linting, CDC/RDC, ATPG 등 디지털 설계 플로우 이해

• 디지털 테스트 방법론 지식

• 엔지니어링 팀을 이끌고 성장시킬 수 있는 리더십

• 영어 능력 필수

우대사항

• 고속 SerDes 경험

보상

• 연간 기본급 및 목표 변동보상 기준 57,600€~79,200€

• 관련 경험, 자격 및 역할 범위에 따른 객관적 급여 결정

• 현지 규정 및 회사 정책에 따른 추가 보상·혜택 가능

지원방법

• 영문 이력서 제출

근무환경

• 신뢰, 개방성, 존중과 포용을 중시하는 업무 환경

• 모든 지원자와 임직원에게 동등한 기회 제공

• 지원요건을 모두 충족하지 않아도 이력서 제출 가능

마감기한

상시채용