Senior Engineer Digital IP (f/m/div)

담당업무

• 디지털 IP 설계 실행, RTL 구현, 설계 문서화, 통합 지원 및 릴리스 준비

• 재사용 가능하고 설정 가능한 통합용 IP 블록의 SystemVerilog·Verilog RTL 개발

• Lint, CDC, RDC, 합성, DFT 검사, ATPG 준비 및 설계 품질 사인오프 수행

• 블록·통합·시스템 수준의 설계 이슈 디버깅 및 해결

• Verification·Architecture 조직과 협업한 IP 통합 지원

• I2C, UART, SPI, AHB·APB 기반 인터페이스 등 통신·주변장치 IP 개발 및 통합 지원

• 자동화·설정 가능·생성기 기반 RTL 개발 플로우를 활용한 재사용성·확장성·생산성 개선

• IP 적격성 평가 과정의 버그 유출 최소화를 위한 설계 프로세스, 품질 게이트, 릴리스 방식 수립

자격요건

• SystemVerilog·Verilog 능숙한 사용

• 반도체 디지털 IP 설계 및 RTL 개발 경험

• RTL 코딩, 설계 문서화, RTL 릴리스, 통합 지원 경험

• Lint, CDC, RDC, 합성, DFT 검사, ATPG 준비 등 설계 품질 플로우 실무 경험

• IP 생성·통합·릴리스 준비를 위한 자동화·설정 가능·생성기 기반 RTL 개발 플로우 경험

• UNIX·Windows 환경, MS Office 도구, Git·Perforce 등 버전 관리 시스템 활용 지식

• AI 보조 엔지니어링 도구를 활용한 RTL 개발·통합·디버깅·문서화·자동화·품질 개선 관심

• 위험 식별, 이슈 해결, 이해관계자 커뮤니케이션을 위한 주도적이고 협업적인 업무 방식

마감기한

상시채용