[병역특례] RTL 설계 엔지니어

담당업무

• Spec definition 및 Macro/Micro 아키텍처 설계

• RTL 코딩, Simulation, Synthesis를 포함한 모듈 개발

• Scripting tool을 활용한 기존 RTL 블록 및 검증 환경 유지·향상

• Software development team과 협업

자격요건

• ASIC, SoC, FPGA 개발 경험

• Verilog HDL 및 C/C+ 기반 설계·검증 전문 지식

• AMBA AXI 및 memory subsystem 지식

• RTL simulation, debugging, synthesis, lint/CDC용 EDA 툴 기술

우대사항

• Python 또는 Perl 사용 가능

• SystemVerilog 기반 test bench 가능

보상과 복리후생

• 학사 신입기준 연봉 5000만원

• 점심·저녁 지원

• 선택적복리후생비 연 300만원 제공

• Refresh 휴가 및 휴가비 지원

• 연 70만원 상당 건강검진 제공

근무환경

• 유연근무 및 Core time 11:30~15:30 운영

• 사내 세미나 등 개발 역량 향상 지원

• 영어 닉네임 사용

마감기한

상시채용