Physical Design Lead(High Speed IP's)

담당업무

• DDR, LPDDR, GDDR PHY, PCIe, SerDes 등 고속 인터페이스 IP physical design 구현

• Floorplanning, power planning, placement, clock architecture, CTS, timing closure, signal integrity closure, physical verification, tapeout signoff

• 고주파 datapath 및 clock distribution network timing closure

• 아키텍처·회로 설계팀과 PHY 아키텍처의 성능·전력·구현 효율 최적화

• 설계 품질, 생산성, 확장성 향상을 위한 implementation methodology 개발 및 적용

• Architecture, RTL, AMS, Package, SI/PI, Product Engineering, SoC, CAD, EDA 벤더와의 협업

• 자동화, AI-assisted design methodology, signoff flow의 지속적 개선

• 주니어 엔지니어 멘토링 및 조직의 기술 역량 강화

자격요건

• Advanced semiconductor technology 기반 physical design 전문성

• 고속 디지털 및 mixed-signal design implementation 이해

• 복수의 advanced technology node tape-out 수행 경험

• Aggressive frequency timing closure 및 복잡한 clocking structure 구현 경험

• Cadence 및 Synopsys implementation/signoff flow 활용 역량

• Physical Design and Signoff, STA, Timing Closure, Clock Architecture, CTS 역량

• Floorplanning, Power Planning, IR/EM Analysis, Physical Verification, SI/PI Analysis 경험

• Low Power Design(UPF/CPF), Advanced Node Design Methodologies, Tcl/Python/Scripting 역량

우대사항

• N3/N4/N5 또는 동등한 advanced technology node에서의 tape-out 경험

• Implementation methodology 개발 및 automation 추진 경험

• AI-assisted Design Flows 경험

• 다수 IP 프로그램에 걸친 전략적 기술 이니셔티브 주도 경험

• 여러 기능 조직 및 지역과의 협업을 통한 기술 리더십

근무환경

• 아키텍처, 회로 설계, RTL, 패키지, 전력 무결성, 신호 무결성, SoC, methodology 팀과의 협업

• 빠르게 변화하는 환경에서 기술 방향성에 영향력을 행사하고 엔지니어를 멘토링하는 역할

마감기한

상시채용